芯片制程走到两纳米之后，提升来自哪里

微缩的收益在递减

每一代制程节点都带来密度提升，但近几代的实际收益已经不如命名数字暗示的那样显著。栅极结构变化、互连电阻上升、工艺波动增大，都抵消掉了一部分本该拿到的好处。同样的标称节点，不同产线的实际密度与功耗表现可以相差不少。

与此同时，单颗芯片的面积受到光罩尺寸限制，做太大良率会快速下滑。既然一颗做不下，思路自然转向：把大芯片拆成若干小块，各自用合适的工艺生产，再想办法高效地拼在一起。

封装成为主战场

把多个芯粒放在中介层上互连，是近年很受重视的方向。这样做的好处是每个部分可以独立选择工艺：计算部分用先进节点，输入输出与混合信号部分用成熟节点，成本与良率都能改善。难点在于芯粒之间的互连密度与延迟，以及由此带来的供电与散热复杂度。

堆叠是另一条线。把存储层直接叠在计算层上方，访存路径大幅缩短，对带宽敏感的任务收益明显。代价是热更难散出去，中间的硅通孔还会占用本可以用来布线的面积。

供电被重新审视

随着晶体管密度上升，单位面积功耗持续增加，供电网络的损耗变得不可忽视。电压已经降到很低的水位，允许的波动范围随之收窄，一点点压降就可能造成时序失效。

把供电移到芯片背面是应对方案之一，让信号布线和电源布线各占一面，互不再争抢空间。这需要在晶圆背面做减薄与穿孔，工艺难度不小，但换来的余量对高频运行很关键。

架构层面的空间仍然很大

工艺提供的是通用改进，架构改进则更依赖场景。针对矩阵运算的专用单元、稀疏数据的跳过机制、低精度数据通路，都能在特定负载上带来数倍收益，代价是通用性下降。

近年更常见的做法是在同一颗芯片上集成多种计算单元，由调度层决定任务落在哪一块。这对软件栈提出了要求：编译器与运行时需要理解负载特征，否则专用单元可能长期处于闲置状态。

成本这笔账

先进节点的晶圆单价持续走高，只有出货量足够大或者单颗价值足够高的产品才摊得平。这解释了为什么高端产品先上新工艺，而大量中端产品仍停留在成熟节点，并且通过架构与封装手段去补性能。

对使用者来说，标称制程数字的参考价值在下降，更值得看的是实测的每瓦性能与真实负载下的表现。同样的标称节点，不同设计取向的实际体验可以相差很多。